主从 JK 触发器

JK 触发器是一种 1 位存储元件，具有输入 J 和 K、一个时钟输入和两个由 Q 和 Q' 指定的输出。JK 触发器是 SR 触发器 的改进版本，不具有禁用状态。为了避免禁用或不确定状态，JK 触发器的输出会反馈到其输入。

然而，由于这些反馈路径，电路中出现了一个新问题，称为竞争条件。 JK 触发器中的竞争条件是一个主要问题，其中触发器的输出会持续切换，直到施加的时钟信号结束。

为了避免 JK 触发器中的竞争条件问题，我们在主从模式中使用 JK 触发器。因此，JK 触发器被称为主从触发器。

那么，让我们从主从 JK 触发器的基本构造开始。

什么是主从 JK 触发器?

主从 JK 触发器是两个 JK 触发器的组合，它们以级联方式连接，如图 1 所示。

在这两个 JK 触发器的组合中，一个充当主触发器，另一个充当从触发器。在此主从触发器中，主 JK 触发器的输出连接到从 JK 触发器的输入。从属触发器的输出反馈到主 JK 触发器的输入。

在主从 JK 触发器中，还使用了一个非门(反相器)，该非门以将反相时钟信号施加到从属触发器的方式连接到时钟信号。

因此，当主触发器的时钟信号为 0 时，对于从属触发器，时钟信号为 1，如果主触发器的时钟信号为 1，则对于从属触发器，时钟信号为 0。

当时钟脉冲变为高电平时，从属触发器变为非活动状态，输入 J 和 K 可以控制系统的状态。

当时钟脉冲返回低电平时，信息从主触发器传输到从属触发器，系统的最终输出为获得。

从电路中可以看出，主触发器是正电平触发的，从触发器是负电平触发的。因此，主触发器先于从触发器响应。现在，让我们讨论一下主从 JK 触发器在不同输入 J 和 K 组合下的操作。

当 J = 0 且 K = 0 时，两个 JK 触发器都保持非活动状态，因此输出 Q 保持不变。这称为主从 JK 触发器的保持状态。
当 J = 0 且 K = 1 时，主触发器的输出 Q' 为高电平并进入从触发器的输入 K。时钟信号强制从触发器复位。因此，从属触发器的输出与主触发器相同，即高 Q' 和低 Q。这称为主从 JK 触发器的复位状态。
当 J = 1 且 K = 0 时，主触发器的输出 Q 为高并进入从属触发器的输入 J，时钟信号的负跳变设置从属触发器。因此，这称为主从 JK 触发器的设置状态。
当 J = 1 且 K = 1 时，对于此输入组合，主触发器在时钟脉冲的正跳变上切换，从属触发器在时钟脉冲的负跳变上切换。因此，JK触发器的竞争条件问题得到了解决。

以下是主从JK触发器的真值表−

这就是关于主从 JK 触发器及其操作的全部内容。